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求助verilog HDL非阻塞赋值

发布网友发布时间：2024-10-24 09:44

共4个回答

热心网友时间：2024-10-31 05:24

楼主
好，
对于阻塞赋值和非阻塞赋值的理解最好还是从组合逻辑和时序逻辑的区分入手比较好。
对于组合逻辑来说，它的输出对于输入的响应是实时的。用HDL语言来描述，就是用阻塞赋值的方式比较好。
对于时序逻辑来说，它的输出一般是在时钟的边沿打出的。那么这样一来，对于信号的响应输出，（拿上升沿处理条件来说）可以在这个上升沿之前到信号变化点之间任一时刻变化都可以。
那么用非阻塞赋值描述就可以了。

热心网友时间：2024-10-31 05:29

应该是第一个end吧

热心网友时间：2024-10-31 05:29

应该是一个begin-end算是一个运行模块。不过非阻塞赋值楼主你这样理解有点专牛角尖了。还是3楼说得对

热心网友时间：2024-10-31 05:30

你选的答案相当于没说。是第二个end。是always块。

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