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哪位大侠帮忙写个Verilog程序,急用啊!!高分悬赏,感激不尽!!!

发布网友发布时间：2024-10-24 09:44

共1个回答

热心网友时间：2024-11-14 08:30

mole alu(A,B,sel,out,clk)
input A;
input B;
input sel;
input clk;
output out;
wire [3:0]A;
wire [3:0]B;
wire clk;
wire [2:0]sel;
reg [3:0]out;
always@(posedge clk)
begin
case(sel)
3'b000:out=A+B;
3'b001:out=A-B;
3'b010:out=A+1;
3'b011:out=A-1;
3'b100:out=A&B;
3'b101:out=A|B;
3'b110:out=~A;
3'b111:out=A^B;
default:out=0;
endcase
end
endmole

不在实验室没法调试，有问题的话给我留言，等我回实验室再改

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