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求助verilog的模乘程序的问题

发布网友发布时间：2024-10-24 09:44

共1个回答

热心网友时间：2024-10-31 07:20

done信号拉高当然出现在结果之后，要同步出现的话需要这样；
S3:begin
C <= C << 1;
buff_B <= buff_B << 1;
if(i==1)
begin
done <= 1;
state <= IDLE;
end
else begin
i <= i-1;
k <= 1;
state <= S2;
end
end
在always块中还是采用"<="赋值比较好。

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